Two-Die/Chip Solutions的介面方法

一般的Single Die SOC直接整合HSIO的PHY和Controller, 所以我們PHY與Controller之間的介面, 無論Pin Count多少都無所謂; 但Two-die/chip Solutions需把HSIO PHY和Controller各別整合到不同的Die, 之間的介面也許會因為Pin Count太多, 而造成Pad Limited在其中一個Die, 所以我們必須提供面對這個問題的方案, 以解決萬一發生的 Pad Limited現象。

如果Implement Two-die/chip Solutions, 表一為Power/Analog/HSIO PHY和Controller介面沒有造成Pad Limited現象的連接方式; 萬一有Pad Limited現象發生, 我們的想法是把High Pin count數位介面, 改為Serial類比介面; 這個構想來自G-Ethernet PHY與GMAC的介面GMII, 為了減少GMII的介面Pin Count, 於是乎CISCO提議把數位的GMII信號打包後, 轉換由類比的SerDes介面傳輸, 因而產生了S-GMII (Serial GMII)介面; 我們利用這相同原理, 也規劃其他的Interface參照這種方式, 解決High Pin count的問題, 這點經由技術開發人員初步確認可行, 所以我們可以把SATA的SAPIS介面, 變成S-SAPIS來傳輸, 如圖二示, 同理, PCIe的PIPE介面, 也可以變成S-PIPE來傳輸; 只是後續仍需把Serial傳輸的Solutions提供出來, 設計服務業者內部Roadmap需要規劃Legacy Process SerDes和數位PCS的發展, 至於客戶先進製程的Die 亦需求SerDes, 其來源可為Outsourcing, 關於數位的PCS部分, 可以由設計服務業者發展後的Solutions, 再提供給客戶。 

表一、Connection with original Power/Analog/PHY interface if any die have no pad limited 

圖二、Connection with Serdes interface if any die cause pad limited