5月24日電氣電子工程師學會(IEEE)在上海舉辦的國際電路系統研討會(ISCAS 2026)，華為提出可説是指導半導體產業發展的新原則“韜(τ)定律”，這新原則是全面性的構建一個平台，是材料、器件、電路、軟體、架構、系統多個方面的整合，不是局部的去提升電晶體（晶體管；transistor）的性能，過去六年時間，基於“韜定律”理念，華為已成功設計並量產‌381款晶片。這些天“韜定律”新原則震驚整個半導體業界，明眼人大致可以看到未來五到十年半導體的變化，這之後可不再是美國可以一手遮天晶片製程，愛怎麼樣就怎麼樣了。‌

從研討會華為講演人公開的“韜定律”內容來看，華為在沒有EUV光刻機，使用次級DUV光刻機情況之下，依照“韜定律”新原則製程的晶片，到2031年將產出效用等同台積電那時的1(1.4)奈(納)米晶片。而受到衝擊最大的是跟著台積電腳步很是吃力的三星和英特爾這兩家先進晶片製程公司。荷蘭光刻機製造商ASML，由於有執牛耳的EUV光刻機，所以暫時影響應該不會很大，因為美國的制裁，該公司產品賣不到中國大陸，但是五年爾後呢？

華為依照新原則製程的晶片還有很大的進步空間，因為製做晶片的主要硬體設備光刻機和華為獨創研發的“韜定律”新原則相輔相成，在既有的光刻機上有“韜定律”新原則加持，晶片效能會再往前躍進。回看華為之前使用DUV光刻機做出等效台積電使用EUV光刻機做出的7奈米晶片，知道是這麼回事了。

　　現在中國大陸已經開始量產自己的28奈米製程DUV光刻機，隨著時間的推移，屆時中國大陸的DUV光刻機一定會更新，EUV光刻機也會有所突破，或許面世了呢。那時候台積電、三星、英特爾等一干頂著“摩爾定律”天花板物理關卡的眾半導體業者，正日益愁著。反看華為有自己的“韜定律”新原則製程晶片，可説是自由的。

　　中國大陸自行研發的DUV光刻機會更新換代，這樣又有“韜定律”新製程的晶片肯定更上一層樓，就算中國大陸自行研發的EUV光刻機不順，但是路還是可以很平順地往前走。反觀台積電要再突破“摩爾定律”的物理天花板可是難上加難，成本也是很大的問題所在，各項成本只會越來越多，最終產品的買家會變少，也就是投產效益大大下降。可見今日全球晶片行業已然陷入“越做越難、越做越貴、性能提升越來越慢”的僵局，單純依靠硬體幾何縮微的傳統升級路徑，已然走到盡頭。

　　既然華為公開了“韜定律”新原則的晶片製程，那麼主要先進晶片製程的台積電、三星和英特爾，不是也可以依著新原則改進自己的晶片製程嗎？但是對他們這亦是一難。商場上這麼一説，説誰先搶到市場，後來者就是一路苦苦追趕很難逾越，想想中國大陸的半導體產業雖然起步晚上許多年，但是多少年過去了再怎麼追趕，還是望其項背。常有説差距逐漸拉近多少了，但是人家不會停滯不前，也會進步的啊，這種例子多的去啦，不説中國大陸傳統汽車對日德美的追趕，就説台灣的汽機車不也是這樣子嗎，今天索性不追了。

　　華為依“韜定律”新原則製程晶片已有六年經驗並且實測381片，這些都是已經在用的晶片。有説這是華為在原有賽道上彎道超車，不對，華為不是在晶片硬體的製程賽道上彎道超車趕上並超越台積電、三星等主要廠家，是在原有賽道上照傳統製程相向而行，只是加入自己研發的新原則重塑一個新製程。如果拿這幾個月中國大陸的張雪機車比喻些許説的通，就是在同一賽道上張雪機車以不同日歐二缸、四缸傳統機車的三缸機車，三缸引擎算是張雪機車以新方法搞出來的，今年世界超級摩托車錦標賽，至今十次競賽裡拿下六個冠軍。

　　今天華為新的晶片製程不是在既定的賽道上彎道超車，也不是中國大陸的新能源車換一個賽道超車，是在不同賽道上，以不同傳統燃油車產生機械能的電機、電控和電池三電馳騁在新賽道上。

　　何以稱晶片説上這個片字，中文真有意思，當然肉眼看晶片的確是一片一片的，但是在晶片上布滿萬億計的電晶體，例如3奈米工藝的民用晶片，電晶體數量通常在150億到300億之間，想想在指甲蓋大小的晶圓上，以二維平面刻蝕這麼多的電晶體，密度之大可想而知。使用晶片之所以能夠實現計算與決策功能，是由於電進出晶片上電晶體的邏輯閘（Logic Gate）之結果。

　　電進入晶片，得跑完電晶體裡的邏輯閘之後將結果輸出，所以你想想電進出指甲蓋大小的晶片與電進出手指頭大小的晶片，哪個晶片花的時間多，也就是手指頭大小的晶片耗時嗎，耗時的晶片意味著功效低，因此晶片廠商絞盡腦汁要將晶片越做越小。目前包括ASML和台積電努力的方向，基本都是在平面上努力做小間距，單位面積集成更多的電晶體。

　　做小晶片那可難的呦，電晶體挨著一個個排列，彼此距離愈來愈近，這可不好，因為有電子隧穿效應，所以會形成漏電，會漏電的晶片當然不是良品，不良品多了，良率就上不去，良率上不去，晶片就賣不動，晶片賣不動生意變差，生意變差就是賺不了錢，公司虧錢啦。晶片製造，在實體層面難以解決漏電發熱的問題，製造成本越來越貴，效果越來越差。

　　台積電是做小晶片的王者，上段説了晶片的良率，其實是製做工藝，台積電在先進製程的工藝沒第二家公司比得上，也因此現今的高端晶片市場九成在台積電手裡。我之前的文章説了美國AI興起，給了台積電大量訂單，也因此成就台灣2025年經濟增長率高達8.68%，人均GDP達到3.9492萬美元。今年經濟增長會維持在高位，如是台灣人均GDP突破四萬美元板上釘釘。

　　晶片越做越小是道理，卻也頂到“摩爾定律”物理極限的天花板，台積電再有能耐執牛耳繼續做小晶片尺寸，但是越來越多業者、使用者説了，照此繼續下去，將陷入“越做越難、越做越貴、性能提升越來越慢”的僵局。難怪有人要説在14奈米以前是真的電晶體間距，後面的5、3、2、1奈米已經是台積電玩的數字遊戲了，也就是業者在對你我説奈米數字越小代表比以前集成度有提高、性能有提升的故事。這是金融資本慣用手法，為了吸金一再説給你我聽的故事。在一定大小下評判幾奈米晶片的核心指標，是一個平方毫米(mm)有多少電晶體，即(MTr/mm²)。

　　説到這兒，台積電等一直在“摩爾定律”物理天花板下衝刺，一門心思就想以幾何縮微技術在一個平方毫米佈建更多電晶體，達到空間換取時間，也就是一定的單位面積裡有更多電晶體，還能以更快的速度完成計算與決策。台積電不會不知道除了空間換取時間外，還能有時間換取空間的方法，只是華為率先發布“韜定律”這時間縮微的創新技術，並且有實測在用的晶片。

　　説實在，台積電們要做到時間縮微的加持，以他們現今的製造規模，確實困難多多。一來在既有技術工藝之下的台積電們船大難掉頭，二來華為提出的“韜定律”新原則，不是局部的技術，而是全面性的構建一個平台，是材料、器件、電路、軟體、架構、系統多個方面的整合。尤其是EDA軟體，美國EDA軟體只是對晶片的平面設計，雖然現在台積電們的晶片製程也用到堆疊的三維效果，但是不同華為的邏輯折疊(logic folding)技術。

　　華為以邏輯折疊技術製成的晶片才是真正的三維晶片，而這就得從EDA軟體下手，既然美國禁止華為使用美國版的EDA軟體，所以華為只能與中國大陸的軟體公司合作，共同研發適合華為打造三維晶片的EDA軟體。反看美國製做EDA軟體的公司有能耐重新研發一套適用三維晶片的EDA軟體嗎？這又還得台積電們的配合呢？想想合作難不難？

　　直至今天不管“摩爾定律”下的物理極限困擾多大，半導體業者還是想盡辦法將電晶體越做越小，也就是要以空間換取時間，因為爭取更短的時間達到效果，這樣便能換取能耗的損失，得到更多的收益，但是電晶體做小連帶出現電子隧穿的效應，這就是晶片良率所在之一。所以晶片做到7奈米的時候，可以説已經碰觸到“摩爾定律”下的物理極限，在往下做小，各種成本翻倍，投入產出比愈來愈低，因此華為提出以時間縮微換取空間的幾何縮微，做出等效奈米級晶片，追上先行者再超越再領跑。

　　邏輯折疊(logic folding)是華為提出“韜定律”新原則的主要技術之一。有位通信專家這麼形容，他説台積電們製程的晶片都是平面設計，路程固定電一路跑到底，好比一部電梯一直上升到100層大樓頂樓，下行也是一路下到底，這麼耗去的時間固定。但是邏輯折疊的技術不同，他比喻四部電梯，一部1樓到25樓，一部26樓到50樓，一部51樓到75樓，一部75樓到100樓，這樣分層抵達頂樓，因為電的速度很快，換電梯的耗時可以忽略而不計，這樣1樓等電梯的人不用等到前面那位抵達頂樓，便可接著搭電梯上樓，這樣是不是時間縮微了呢？效能自然提升了，這就是三維邏輯折疊的妙處，因而設計晶片的EDA軟體得全方位配合3D效果設計。美國那幾套只管平面設計晶片的EDA軟體，會與時俱進重新改寫EDA軟體嗎？我看可難的唷！

一塊晶片的產出流程大概歸為設計、製造和封裝。華為的晶片設計是一流，晶片製造本就弱，再被美國卡的死死，既沒法交由代工廠代工生產需要的晶片，也買不到市場現有晶片，製造晶片的生產設備、材料也一併被封鎖。現在華為要用“韜定律”新原則，加上現有及一干戮力於設備、材料的相關廠商合作，補上華為在晶片製造領域短板。

關於封裝，華為已經在用上下堆疊加導熱銅柱連接的封裝方式，把集成CPU的主晶片和集成基帶(整合式基頻；Integrated Baseband)的第二塊晶片做了一個上下疊封，換句話説，“韜定律”在產品端的真實含意，就是一套先進封裝加軟硬體協同加設計優化的工程組合拳，他不是一個單一突破，而是把所有能用得上非光刻機的手段拚在一起，把晶片製程工藝被美國卡的差距盡可能補回來。

假若依據“韜定律”做出晶片成了真正意義上的產品之後，那麼以後的晶片就不再説是幾納米幾納米製程了，得改以皮秒(picosecond；ps)做為實質意義的表示。這由中國人自己定義的產品哪天成為主流之後便有了話語權，規則由中國大陸説了算，那才真的是苦盡甘來。台積電能有今天是值得肯定，但是要翻轉台積電奈米晶片的話語權到定義皮秒晶片規則的華為更值得期待，今日華為敢公布以“韜定律”製程晶片，顯然2031年的結果一定胸有成竹。

現在等著看的是今年九月華為將推出的旗艦手機Mate 90，該手機使用的2026麒麟晶片，據說相當於等效台積電的3奈米工藝，也就是華為用時間縮微、完整採用邏輯折疊技術，並有可能用14奈米或是7奈米製程工藝造出等效水平，但略低於目前台積電量產的3奈米晶片。喝采期待。

Hallyeh 2026/5/30