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Layout工程師必須懂的知識系列《EMC》or 在您想深入瞭解何謂《EMI》之前請先看此文。
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前言

    本篇文章為格主本人在Layout業界多年積累之經驗談,只分享給用功進取的您閱讀。另,因UDN部落格網頁預設系統關係,同一篇文章無法同時張貼多張圖片;故,所有貼圖於本文章中皆不顯示。欲所取「完整版(有詳細附圖)」者,請利用上述方式索取。


EMC的定義
    EMC:為Electro Magnetic Compatibility 的省略語,通常又翻成電磁相容性。在IEC(國際電氣標會議)的定義中為(對任何的東西而言,不給其無法容許的電磁干擾波,且在電磁環境中還需能具有滿足其功能的機器,裝置或系統的能力。

 而EMC又等於EMI+EMS (①、EMIElectro-Magnatic Interference的省略語,為電磁干擾的意思;②、EMS=Electro Magnatic Susceptibility, 意指:電磁敏感度。) EMC 定義的電磁干擾源,以及後半段的電磁干擾環境,都可以稱之為電磁雜訊,或以NOISE 來稱之。

EMC的組織
 IEC:國際電工標準會議,它函蓋全部的電機,電子技術,而以制定國際標準規格為目地,設立於1904年,現在於45 國家有帶表。由於對象非常的廣,因此在獨立的專長領域中,共有83個TC(Technical Committee)技術委員會。目前在TC中和EMC有關關者,為TC77和CISPR (International Special Committee on Radio Interference:國際無線電干擾特別委員會。)
 1.  TC77: 針對EMC的問題,以基本的規格,及通用規格為中心,審議規格的制定及修定。再者如電源高頻規格般,也針對低頻的制品類或製品規格的審議制定或修定。TC77下又區分為SC77A和SC77B的分科委員會。 SC77A處理9KHZ以下的低頻EMC問題,SC77B則處理超理超過9KHz的高頻EMC問題。
 2. CISPR:就各種製品類的個別規格併同其有關測試,進行規格的制定和修定。CISPR的規格的制定作業,由7個SC(Sub-committee):分科委員會AG及其下屬組織WG(Working group:工做組)擔任。例如:SC中有三個WG個別擔任下列的工做
    WG1:ITE的EMI
    WG2:有關通信線的EMI
    WG3:ITE的Immunity
  在IECIC,其後面會附加數字,但CISPR中則無。

概論

  在EMI的誕生中,有許多的變數。這是因為EMI是被動元件正常狀態行為以外的結果。如:TRACE在高頻的時候,其等效電路是電感串聯電阻。低頻的時候,其等效電路則是一電感。電阻在高頻的時候,其等效電路是電感串(電阻並聯電容)低頻的時候,其等效電路就是電阻。電容在高頻的時候, 其等效電路是RLC三者串聯。低頻的時候,其等效電路是電容。電感在高頻的時候,其等效電路是LC並聯。低頻的時候,則是電感。
  這一些特性,稱之隱藏電路。數位工程工師一般假設這些元件有單一的頻率響應,結果,其根據時域之功能特性來選擇元件而不管在頻域裡的實際表現,則EMI的情形就表現出來了。
  電磁干擾一般可以分成以下的兩種
   1. Conducted Disturbance
    干擾波的電磁能量主要是經由電力線和信號線等的導體而被傳達,侵入其它裝置給予的干擾者。
   2. Radiated Disturbance
           干擾波的電磁能量以電磁的形態傳播至被放射的空間,對其它的裝置給予干擾者。
  另外電磁干擾波又可依時間波形而分為
   1.  連續的干擾波:
    長時間的連續干擾。
   2. 過渡的干擾波:
    波形急速的變化,在短時間干擾者。
  所以,當你想到EMISSION的時候,第一條守則是:FREQUENCY愈高則可能是幅射耦合之路徑,FREQUENCY 愈低,則可能是傳導耦合之路徑。

MICROSTRIP AND STRIPLINE 的差別:

1.      MICROSTRIP:指的就是trace 經由一介質連接一完整平面。可提供PCB信號上的壓制,同時也可容許比STRIPLINE要快的CLOCK信號(因為有較小的耦合電容及較低的空載傳輸延遲。其不好的就是PCB外部信號層會幅射能量至外在環境,除非加上金屬屏蔽。

2.      STRIPLINE:信號層介於兩個solid plane 。STRIPLINE 可達到較佳的RF 防治,但只能用在較低的速度。因為信號層介於兩個solid plane之間,兩平面會有電容的耦合,導致降低信號的edge rate。

Layout 的基本觀念

二層板:對於二層有二種的layout技術。一種是較老之技術,適用於較低速之元件,一般包含DIP包裝之元件成排或成矩陣撞排列,現在己很少用。
第一種方式:
     將power和Ground以格狀layout,使形成之每一格總面積小於1.5吋平方。Power和 Ground之trace以90度角分佈。Power在一層,ground在另外一層。Ground trace 置於頂層,垂直走向。Power trace置於底層,水平走向在每一個groundtrace交接處,放置decoupling電容。
第二種方式:
 此種通常用於低於10kHz低頻類比設計。將power trace在同一層佈線層幅射狀拉線,由電源處接至每一元件,減少trace的總長度。將所有power和ground trace相鄰佈線。此可使得由來自高頻切換雜訊之環路電流最小,因而不會衝擊其它電路和控制信號。這一些trace會分開的唯一情況是要當連接到decoupling電容時。信號流向應和ground路徑並行。避免不同樹枝互相交錯,以免造成ground loop。低頻寄生電感及電容通常不會產生問題。在此情況下,建議可採用單點接地的方式。易言之,在低頻的應用上,藉layout達成之高頻表現。

      注意以下二點:
高頻時,控制所號路徑和其回返電流路徑之表面阻抗。
在低頻時,以控制layout的形狀而非阻抗。

 

四層板:四層板的堆疊只有一種方式。因使用power及ground,EMI的特性

有很大的改善。然而,四層板對產生自電路及trace之RF電流通量

消除之效果並不好。

第一層:Component side,信號及Clock

第二層:Ground Plane

第三層:Power plane

第四層:Solder side,信號及Clocks

如此可得知,當有多於三個完整平面提供的話(即一個power ground)

將最高速clock佈線於相鄰ground plane且不相鄰於power plane,可

得最佳EMI效果。此為在PCB上EMI抑制的基礎觀念。

多層板可提供優良EMC之信號品質,因為經由miocrostrip及stripline

可有效佳之信號阻抗控制。Power及ground plane之分佈阻

抗(distribution inpedance)應儘可能的降低。這一些平面含有來自

於logic crossover之極短暫的突波電流,及信號及匯流排之電容負載。

MICROSTRIP及Stripline應用之主要意義是在於磁通量之互相抵消。

使得傳輸線之電感降低。多數的邏輯族在其pull up/pull down

電流可能極不平均,此使得flux cancellation之效果在信號及ground

plane之間比信號及power plane之間要好。因此,使用power plane

作磁通量抵消不能達到最佳的效果,結果會導致信號通量相位偏移增

大電感,差的阻抗控制,及雜訊不穩定。故應使用ground plane要佳。

簡短的重述PCB flux cancellation之重要觀念。

並非有元件的pull up/pull down電流比都是一樣。

舉例來說,有的元件是65mA pull up/65mA pull down,有的則

是65mA pull up/65mA pull down 。此不均狀況造成Ground及

PowerPlane之不平衡。

 

 六層板:有三種方式。先說第一種…

第一種:

這個方式有最佳的EMI 特性,對所以佈線層有較好的Flux cancellation

如下。

第一層:component side, microstrip信號佈線層。

第二層:GROUND PLANE

第三層:Stripline,佈線層,(下跟著填充物質)。

第四層:POWER PLANE

第五層:GROUND PLANE

第六層:solder side, microstrip信號佈線層。

 

第二種:

為對CLOCK 和高頻元件,較常用的方式

第一層:component side, microstrip信號佈線層

第二層:Ground plane

第三層:Stripline

第四層:Stripline

第五層:Power plane

第六層:solder side microstrip信號佈線層

 

第三種:

此方式有較佳的EMI特性,因為在Ground及Power平面間有較好

之層間(decoupling )

第一層:component side, microsrip信號佈線層

第二層:埋入microstrip佈線層

第三層:Ground plane

第四層:Power plane

第五層:埋入microstrip佈線層

第六層:solder side, microstrip佈線層

 八層板:

有二種方式,第一種組態,提供較少的磁通量抵消,第二種組態

        因有較多的完整平面,提供最大的磁通量抵消。

        決定使用第一種或是第二種是基於所須佈線之NET的數量,元件

        密度(接腳數),匯流排結構之大小,類比和數位電路,及可用的面積。

      第一種:

因在電源及接地平面有較差之通量抵消,此為較差之堆疊方式

        有六層佈線層。

第一層:component side, microsrip信號佈線層

第二層:埋入microstrip佈線層

第三層:Ground plane

第四層:Power plane

第五層:Stripline佈線層

第六層:Stripline佈線層

第七層:埋入microstrip佈線層。

第八層:solder side, microstrip佈線層

      第二種

對RF電流有較緊密的磁通量抵消,此方式為較佳之堆疊方式,

        其有四層佈線層和四層平面。

第一層:component side, microsrip信號佈線層

第二層:Ground plane

第三層:Stripline佈線層

第四層:Ground plane

第五層:Power plane

第六層:Stripline佈線層

第七層:Ground plane

第八層:solder side, microstrip信號佈線層

   十層板:

第一層:component side, microsrip信號佈線層

第二層:Ground plane

第三層:Stripline 佈線層

第四層:Stripline 佈線層

第五層:Ground plane

第六層:Power plane

第七層:Stripline 佈線層

第八層:Stripline 佈線層

        第九層:Ground plane

        第十層:solder side, microstrip信號佈線層

 

20-H Rule

       由於磁通的連結,RF電流存在於Power plane之邊。此種層間耦合

       稱之(fringing),通常僅見於高速的pcb,當使用高速邏輯及clock時

       電源平面間,會互相耦合RF電流且幅射至空中,要減低效應,所有

       電源平面要比相鄰的地平面小。


元件的放置

PCB 佈局之前應先注意將元件放置(placement)在適當的位置,一方面需考慮電路板外部接線端子的位置,另一方面也需考慮不同性質的電路應予以適當的區隔。低階類比、高速數位以及雜訊電路(繼電器、高電流開關等等) 應加以分隔以降低子系統間的耦合。當放置元件時,應同時考慮子系統電路間的內部電路繞線,特別是時序及震盪電路。為了去除EMI的潛在問題,應該系統化的檢查元件放置與線路佈局,返覆檢視及修正佈線一直到確定所有的 EMI風險降低到最低為止,簡而言之,事先的防範是將低EMI干擾問題的首要原則。下圖說明將不同性質電路的區隔概念。      


數位電路的雜訊與佈線

類比電路的雜訊通常來自於電路板的外部,然而數位電路的雜訊則往往由內部產生,因此如何降低內部雜訊是數位電路板佈線的首要考量因素。

MCU為主的系統中最敏感的信號是時序、重置和中斷線路,震盪器在開機時尤為敏感。千萬不要將這些線路與高電流開關線路平行,如此易於被電磁交互耦合信號破壞。此效應容易破壞MCU經由中斷碼的執行,引起非預期的重置或中斷。時序信號受到干擾,將造成失相(lose phase)使整個系統失去同步,由於MCU的執行是依據適當的時鐘脈波,因此不要期望它們能在EMI的干擾下恢復正常操作。

震盪器或陶瓷共振時鐘是一種RF電路,必須繞線以減少它的發射位準及敏感性。圖15以一個震盪器或陶瓷共振器與DIP包裝的例子來說明,儘量將震盪電路的配置靠近MCU,若是震盪器或陶瓷共振器的本體很長,就放在PCB之下並將包裝接地。如果震盪器在PCB之外,就將MCU放在離PCB連接器的附近,不然,就將MCU儘量擺近震盪器以縮短繞線距離。震盪線路的地線應該連接元件可能使用最短繞線的接地腳位,電源和接地腳應該直接繞線到PCB的電源部分。圖16 說明PCB 挈b的?/FONT> I/O接地與I/O電纜線的解耦電容佈線方式。

類比電路的雜訊與佈線

低階信號(low-level signal)容易受到數位信號的干擾;如果類比和數位信號必須混雜,要確定彼此的線路相交成90度角,這將會降低交互耦合(cross coupling)的效應。

如果類比電路的signal reference未與數位線路隔離的話,類比-數位轉換器的訊號會受到嚴重的干擾,因此不可將數位電源和接地直接輸入類比-數位轉換器的signal reference線路。這些腳位應直接繞線自母板的電源端之參考電壓,此電壓參考腳位應用 l K歐姆的電阻和l.0 F電容來濾波。

 

Clock電路

Clock Generator和其相關文件,分佈導線為PCB產生之幅射之重要來源。Clock電路區是定義為包括振器和其buffer,drivers, 及相關元件(包含主元件及被動元件)之實體區域。

而clock電路放在機板的中央位置或是PCB之金屬銅柱接地點,而不要放在邊緣或是靠近I/O的區域。

如果clock要離開板子到附屬卡上,或是排線,或其它週邊等,則將clock電遠離內部連線,直接在連接器處對clock trace作terminated。Clock trace 要成點對點的幅射狀。在連接器端對clock作termonated。可提供一適切之終端,而不會使clock trace因未適當開路變成一單極天線,因而提升信號的品質。

除了對clock trace 有適當的終瑞外,同時也加強對RF的壓制,避免耦合至其它的敏感電路。將振器和晶體直接安裝在PCB板上,不要使用socket。

Socket會增加接腳長度之電感,並使得幅射和耦合路徑增多,造成RF電流及諧波幅射或耦合至內部或外部的環境中。


3W法則

有些訊號,尤其是固定週期的時脈訊號,帶有強烈的高頻成分。當它與其他信號線太靠近時,會將這些已達RF頻率的能量傳到其他的信號上,帶來EMI的困擾。尤其若是被感染的信號線接往I/O的連接頭時,這個問題就更加嚴重。這個問題其實就是前一節所提的隔線干擾。對EMI而言,通常要求信號線中心對信號線中心的距離,維持3倍信號線寬度的距離,稱為3W法則。3W法則可保持70%的電場不互相干擾。若要達到98%的電場不互相干擾,可使用10W的間距。


接地的方式

一個電子設備的設計關鍵即在於具有強韌的與可靠的電源系統,而接地佈局尤為其中關鍵。事實上,接地可視為所有好的PCB設計的基礎。大部分的EMI問題皆可藉由良好的接地來解決。

良好的接地方式是最經濟有效的方式。在PCB的設計上可使用二種接地方式。

但是接地方式的選擇是看產品應用而定。

在應用多點接地,切不可混用單點接地,除非有(isolation)式是依功能區分之子系統。


訊號接地的種類有二

   1.單點接地       2.多點接地

單點接地

單點接地又分為串接單點接地和並接單點接地。

從雜訊的觀點來看,串接單點接地是最差的接地方法。

(因為任何導線都會呈現一些電阻,故流經這些導線的電流會使導線產生壓降。)如下圖: 

並接單點接地

它在高頻的時候會有一些危險,因為trace在高頻的時候會表現電感的特性,使

得高頻的阻抗升高,而且接地線會產生電感性干擾的問題,如果頻率很高,這一些接地導線可能形成天線將雜訊幅射至外面。所以如果採用單點接地時,接地線

必須可能的縮短,使其高頻的阻抗變低,才不易形成天線。

當元件電路和信號在1MHz以下的時候,單點接地是最好的選擇。

而較高之頻率,power平面和trace的阻抗變的不可忽略。

如果trace 的長度等於或接近信號的四分之一波長,此阻抗會是非常的高。

注意:只要是trace 或ground導體具高阻抗,它就會像天線幅射RF的能量。

所以,在1MHz以上的頻率,一般不使用單點接地。

應用單點接地之信號通常以幅射狀傳遞,產品如:音頻電路,類比儀器,

60Hz和DC power系統。

多點接地

高頻產品(10MHz)設計通常使用多點接地,將RF的電流並聯由Ground plane機殼之地,可減低由PCB電源平面所看出來的地阻抗。意即,電路儘量找最接近的低阻值面接地,因為大的接地面有較低的電感值,故其高頻阻抗也較高。所以,

完整平面之低電感特性造成低的平面阻抗。在高頻的電路上。,Trace的長度使電路上電感增加,約每吋15-20nH,所以愈短愈好。

除了平面中之電感以外,長的trace同時也像是天線一般,特別是對clock信號和其它同期性脈波而言。

將trace電感降低及減少trace造成之RF電流,可以達到良好的信號品質和RF壓制 。


降低接地雜訊

一個設計良好的接地系統其優點是課在不增加元件成本的前提下提高係同的電磁相容性。一個良好的接地系統的基本目標是降低流過接地阻抗的電流所產生的雜訊電壓。因此,設計接地系統時,一個基本的問題是,電流如何在系統中流動?靜音和雜訊的接地迴路是否混雜在一起?

根據系統使用的電路類型與工作頻率,設計具有低阻抗路的接地迴路。大部分以為處理器為主的系統都含有高頻數位邏輯與低階類比電路,有些系統甚至具有易產生雜訊的繼電器和高電流開關。如同前面所提到的,這些電路應該予以區隔且接地迴路不能混雜一起,相似的電路應該放置在一起。

高速數位電路必須對所有的迴路提供低阻抗的線路;設計接地系統要儘可能包含很多的平行接地線路,這會減少接地迴路的電感。此概念推至極至,即形成接地平面;雖然接地平面能最有效的降低接地雜訊,但多層PCB將提高成本,因此必須整體考量,決定採行的方式。

如果接地平面不夠經濟,那就使用單點接地。單點或星狀接地連結所有接地繞線到終端接地點,此法可降低系統間的共同阻抗。雖然由於空間的限制,使得此法在實際佈線時可能造成困難,但降低共同阻抗則是設計的基本原則。

導體電感與其直徑或寬度成反比但正比於其長度。減少電感要儘可能使用短和寬的繞線,以45度的繞線取代90度以減少傳輸反射。

我們應當記住電流最後終會流回源端,在某些電路板佈局中,不適當的電路佈局會形成一個種對電磁輻射極為敏感的大迴路,並將雜訊耦合到接地系統中。一般規則是儘可能減少接地迴路(ground loop)的尺寸,圖8為二層PCB單點接地系統的例子。圖9是一個具有三種不同接地系統的印刷電路板地線佈線配置,其中包含了較易產生雜訊的電路(on board switching power supply, relay, base drive, high-current switching devices)、低階類比訊號處理電路(A/D, D/A, analog filter)、高頻數位電路(MCU, DSP, memory),這三種不同性質電路的地線,應當分別拉線、彼此隔離,再以單點方式予以連接。


接地的信號迴路:

在RF能量傳遞上Loop是主要的產生者。RF電流會試圖經由任何存在的路徑

或媒介以回到源頭。在PCB上的EMI壓制,最重要的考慮點在於信迴返路徑的控制。永遠把高速電路和振盪器置於離銅柱愈好。減小電流迴流圈(return loop)

多數的無線電頻率(radio frequency,RF)電磁干擾都是由於信號的迴流圈造成的,迴流圈愈大,電磁干擾就愈嚴重。電流自然是從來源晶片流至目標晶片的,但迴流電流則是由目標晶片經過接地層流回到來源晶片。對直流信號而言,迴流電流會走最短的直線回到目標晶片,但對高頻的交流信號而言,電感對阻抗的增加已遠大於電阻對阻抗的效應。這就是為什麼交流的迴流電流會經過最靠近信號線的接地層來迴流的原理:迴流圈愈小,電感愈小。在一般的條件下,迴流電流會自動尋找最小的迴流圈;但如果在迴流路徑上的接地層被隔斷了,迴流圈將會變大,而電磁干擾也因此嚴重起來。舉例而言:電流經由信號線由來源晶片流至目標晶片,但在迴流時,由於接地層被壕溝(moat)所隔開,因此造成迴流圈變大的問題。因此一般而言,信號線是禁止跨越接地層的壕溝的。

另一個減少電流迴流圈的應用,是在晶片的電源接腳旁接上旁路電容。由於晶片的工作頻率愈來愈高,在遠處的電源供應器無法及時供應足夠的電流,而造成電源上的高頻雜訊。若是能加上旁路電容,則這些高頻雜訊在旁路電容處就獲得了迴流的路徑,而減少了迴流圈。


Ground plane和ground trace有和差別

  因為沒有ground plane 則PCB上每一個信號線需要一對RETURN TRACE而

  成為一個迴路,而如果很多的話,就必須有很多的RETURN TRACE所以造成

  面積很多被佔用,而GROUND PLANE則可這一方面的問題。

一般來說的情況:COMPONETS 和TRACE的比較

         單層板—要以TRACE EMI為主COMPONET TRACE為次。

         多層板---則要以COMPONET TRACE為主TRACE為次。

  因為單層板PCB面過大,TRACE較長較多。故EMI以TRACE為主。

  而多層板則因TRACE 較短較少,而COMPONET較多所以則以COMPONET 

  EMI為主。


電源線的佈局與解耦

PCB 的地線佈局完成之後,接下來就是電源線的佈局。若空間許可,電源線應與地線平行,但從實際觀點而言,此點未必可行。電源線的雜訊通常可藉由適當的電源濾波電容與解耦電容將之濾除,網狀的地線(或接地平面)較網狀的電源線更為重要,因此佈局時,應優先考慮地線的佈局,其次再考慮電源線的佈局。以下說明一些電源線雜訊抑制的方法。

          

電源線的雜訊耦合

PCB上的邏輯閘開關時,在電源線上會產生暫態的脈衝電流,由於電源線多少具有微小的電感性,如上圖 (a)所示,因此在電源端產生雜訊干擾。電源線的電感可藉由多層PCB(電源平面)來降低,或使用較慢的邏輯降低開關的速度,但前者將增加成本,而後者則降低了系統的性能。在使用雙層PCB的前提下,電源線的雜訊干擾可藉由解耦電容來降低。

PCB的解耦電容可分為兩類,一類是置於IC旁的削尖電容(despiking capacitor),另一類則是置於電源端的大型解耦電容(bulk decoupling capacitor)。 IC旁的削尖電容其特質為容量小、頻寬高,目的在於提供IC開關時的瞬間脈衝電流。但這些電容也需補充瞬間所損失的電荷,這就必須藉由PCB電源輸入端的大型解耦電容來補充電荷,其等效電路如上圖 (b)所示,放置的位置則如下圖所示。

電源端的大型解耦電容其數值雖然不是非常關鍵,但至少應10倍於所有IC削尖電容的總和,也應放置於PCB的電源輸入端。小的0.l F電容也可應用於電源端與之並聯以去除高頻雜訊,這些電容應該儘量靠近電源端。通常1520個邏輯IC即需一個大型解耦電容,若PCB上有較多的IC,則每1520個邏輯IC附近就應適當的放置一個大型解耦電容。

對於以MCU為主的PCB來說,一個大型解耦電容(bulk decoupling capacitor)通常已足夠。良好的解耦電容應具有較小的等效串連電感,鉭電解電容(tantalum electrolytic capacitor)或金屬化多碳電容(metalized polycarbonate capacitor)都有較小的內部電感(internal inductance),是適當的選擇,但鋁電解電容(aluminum electrolytic capacitor) 的內部電感通常遠高於前者,因此不適宜作為電源解耦電容。



線濾波器 (Power Line Filter)

如果需要進一步濾除電源線的雜訊,可使用LC或 濾波器(圖13),儘量將濾波器靠近元件,而將其它的信號繞線在濾波器的附近。


 

輸出入和內部連線

在PCB上,I/O和相關之連接電路是一個對RFI,

ESD,和其它傳導及幅射容忍度相當敏感的部份。

 

如:前板之指示燈和控制器,串列及並列埠,網路連接器,外接SCSI連接器,

modem,video audio cable, power code etc.

I/O電路可能產生和clock信號一樣多的EMI及EMS問題。

適當的選擇元件和佈局(placement)可減低傳導和幅射耦合。

I/O必須要和實體上的與PCB上其它高RF頻寬元件作隔離。如果可能的話,也

儘量和中度RF頻寬作作隔離。通常而言,並聯旁路電容可去除I/O連接頭與信號線上的差動模式(differential-mode)RF電流;串聯電感則可以去除信號線上的共通模式(common-mode)RF電流。值得注意的是,這些濾波電容與電感除了濾去高頻雜訊外,也會濾去信號的高頻部份,使得信號的上昇時間與下降時間變慢。因此最大多數是應用在信號頻率不高,但EMI問題最容易凸顯的I/O信號線部份。


有關『Trace』的長度

在layout 的過程中,當要擺放使用clock或同期信號元件時,調整位置使其可達到最短長度,直線路徑,及最少的貫孔數,貫穿孔會增加trace的電感(1-3nH每個孔)。在trace的電感會造成信號功能品質之顧慮及RF幅射。當clock信號之

edge rate越高的時候,這一些設計上就顯的更為重要,若一clock或一同期信號要從一佈線層到另一層,此穿越點應利用元件的接腳,以減少額外之貫穿孔因而

降低trace電感。trace的長度,應取最佳化,不可過長,否則會成為一天線導致Radio emission的不良。而轉彎時的角度萬不可取90度,否則這一coner 則會成radio emission 的來源。


分割Partitioning

在PCB上適當的PLACEMENT是很重要的。大部份的設計,都會包括許多不同種類的功能。將同功能匯集成一群,分成一些子系統或區域,以減少信號路徑的長度,及反射現象。使得佈線容易,信號品質更佳。儘量少用貫穿孔。

大部份之PCB皆含有功能上之子系統區域。如:典型的主機板則有CPU,MEMORY,ASISs,I/O,BUS INTERFACE,SYSTEM  CONTROLLER。

等等。

每一子系統所包含之RF能量頻帶皆不相同。即信號的頻率愈高,其RF的能量也就愈高。為了要防止不同頻寬的區域互相耦合,所以要採用功能上之分割。

適當的PARTITIONING,可以穩定功能,簡化佈線,改善信號品質。

I/O電路的分割包含以下的三個基本方式,其為功能上之子系統,幅射雜訊之耦合,安靜之區域

1.      功能上之子系統:每一個I/O都可視為是PCB 上不同的子系統,每一個系統                             

                   因應用的不同極有其獨特性。要防止子系統間RF的耦合必

                   須要用到isolation。Layout 的分割可加強信號的品質及功

                   能的穩定,可防止高頻寬信號的幅射,因而破壞串列,並

                   列埠,VIDEO,以及同步和非同步埠,磁碟控制器,前

面板顯示,區域和廣域網路控制器…etc

每一個子系統都應善加的對待,像是一個單獨的電路板一

樣。

2.    Quiet areas它為一個和數位電路,類比電路,電源接地平面,實體之隔離 之

              區域,此種隔離區可以防止PCB上其它的noisy干擾到敏感性電

              路。每一個I/O都應有一個分割的(寧靜的)接地和電源平面。

              可以在靠近連接器處使用高頻電容器(通常為47P到1000P)

              做為低頻濾波之用。

                在PCB上之佈線仍應控制住以避免再度將RF電流耦合至cable

              shield。乾靜的接地區(clean,quiet)應放寬在cable離開此系統之

              處。電源和接地平面應同等對待,因為這些平面都是做為RF

              流之迴返路徑。來自其他非I/O元件之迴返電流若是流經I/O區

              域,會導致高頻RF雜訊主入I/O區域元件。

              寧靜區的使用,必須採行(partition) or (moat)之方式。此寧靜必須

              要(進出信號都要100%的隔離,用隔離變壓器或是光耦合元件,

              或是經由一高阻抗之common-mode之電感器作為濾波器或是以   

              以一ferrite bead 之元件保護之。

3.    內部之幅射雜訊耦合:

幅射RF耦合會發生在不同的子系統之間。為了要防止內部RF耦合,可能須要一個FENCE。Fence為一個金屬的障礙,以適切的距離區隔固定在接地平面上,高度要能足夠防止元件間直射之RF耦合。FENCE就像是一個金屬機箱之一邊而能將電路或元件封閉起來,只除了是裝在電路板上之不同而以。

此一FENCE是在PCB 頂層用作電源及接地分佈之標準的BUSBAR。每一個接地固定點,使用籬笆之接地和圍繞之電源平面間之旁路電容器將所吸收之RF電流耦合。

要事先判斷是否邏線路或子系統可能內部RF電流產生源頭,視元件在PCB上的配置位置,和敏感性元件及I/O電路之相對關係,預測可能為內部RF能量產生之情勢,而後才決定配置的位置以及開使佈線。


ISOLATION AND PARTITION (MOATING)

隔離及分割所說的是,將元件電路及其他功能元件之電源平面,區域,及子系統,實體之分割開來。若是讓RF電流可以經由幅射或傳導之方式,傳播到其他的部位的話。則引起的不只是EMI的問題同時還有功能穩定的問題。

隔離是在板子上做出所以平面都沒有銅箔層之區域。

在二區域之間製造一寬的分隔(典型值為50mil)將其所以銅箔拿掉。

換句話說,隔離區,就是板子上的一個島。只有那些運算所須之TRACE及內

部連線可進入該分隔區域。此一壕溝就像是一信號及TRACE除外區域。

有二種方式將TRACE,電源,及接地平面,連接至島上。

方法一:使用一個橋在壕溝上。

橋…是一個壕溝上的缺口,且僅有一處而以。

在此處,信號線,電源,及接地,皆由此處橫越過壕溝,如果有任何與I/O無關

之TRACE侵入壕溝以內,則可能會導致問題,如一定要,則可以使用BEAD跨

在這個橋上。

方法二:使用隔離變壓器或光耦合元件及COMMON-MODE資料線濾波器。

使用隔離變壓器或光耦合元件。把I/O區域100%與PCB其他部份隔離。最好是

只有在I/O連接器之金屬頭以RF束縳方式連接至機殼接地,以取代直接之連接。

因此,只有在隔離的外面經由一低阻抗之路徑接地。

 

結論

數位電路的設計,若能從佈局(layout)階段就謹慎的規畫,測試時又能對重要信號詳細測量,相信做出一塊跑得穩的板子不是問題。記住一些基本觀念,如減少電源路徑的阻抗、讓信號現阻抗匹配、盡量讓信號線之間的間距加大、盡量讓信號線走直走短(除非有正時的考量)等等,就不會犯下太大的失誤。

 

EMI處理方法

屏 蔽

屏蔽的目的在於將幅射限制在一個特定區域的範圍內,或放防止幅射干擾進入一個特定區域內。屏蔽有其連續性,若屏蔽體上有裂縫會使屏蔽效果變差。

因此當有信號線或電力線由Case 開孔出線時,幅射干擾將由開孔處散逸出來,而幅射干擾多為高頻雜訊。

 

EMI Filter 對Radiation Noise 的作用

1.因EMI Filter 阻隔傳導干擾的同時,亦防止傳導干擾經耦合或放大使受測物產生幅射干擾。

2.有金屬外殼的EMI Filter 可與受測物外殼接續成完整屏蔽體阻隔幅射干擾

 

貫穿孔的影響

貫穿孔的影響可分為兩方面:它的電容效應會延遲信號0與1之間的變化,也因此增加信號的傳導時間。它的電感效應則會削弱,如旁路電容(bypass capacitor)的效用。對多數的應用而言,這樣的電感還不至於造成太大的影響,但旁路電容若是接到電源層與接地層各需一個貫穿孔,其影響又會加倍。無論如何,盡量將旁路電容靠近需穩壓的元件,並盡量多打幾個貫穿孔以減少阻抗是正確的作法。貫穿孔的電流承受量也是有限,大抵在0.5A到1A左右。建議大家還是用保守的0.5A來估計比較保險。

 

何謂阻抗匹配?and何謂特性阻抗?

阻抗匹配有兩種意思

      在電路的觀點是LOAD阻抗和SOURCE阻抗相同, 以達到功率轉移的最大值(40%). 在傳輸線的觀點則是, LOAD阻抗與特性阻抗相同, 使得反射係數為零. 也就是說,若由INPUT端看入的話, 所見到的傳輸線等效於無窮長傳輸線.

      一般傳輸線均有特性阻抗, 其值與填塞在傳輸線中的介質有關, 就連其中為空氣都有特性阻抗(377 Ohm). 並無特定的用途, 只是一種必定存在的傳輸線參數而已...

    一般傳輸線的末端若不加一個匹配(matched)阻抗,會造成訊號的回響(ringing),造成訊號的不準。特性阻抗(characteristic impedance)就是在傳輸線末端要加上的匹配阻抗值。加上之後, 此有限長的傳輸線對訊號而言是延申到無限長, 就不會有ringing。例如 10BASE5 網路線的特性阻抗是 50 ohm, 於是我們觀察一般的 10BASE5 網路的同軸電攬末端, 都有加上一個 50 ohm 的阻抗(像一個小圓柱), 不加的話網路會以為它自己是斷的。阻抗不匹配的話!入射波的能量不能完全傳出去!會有反射波產生,這時候會和入射波產生駐波,傳輸線上就會有節點產生。          

嚴格的來說,阻抗不匹配不一定全反射,所以節點(在這情況下可以叫節點嗎?)也不一定為零,玩無線電的大多用駐波表來矯正發射機-傳輸線-天線這三者的阻抗匹配,以求最大功率輸出。

 

EMI 傳輸

瞭解雜訊如何傳輸有助於辨識電路內部的電磁干擾問題。雜訊的發生必需要有來源(source)、耦合路徑(coupling path)以及易感染的接收器(susceptible receptor) [Ott, 1988] ,這三者必需一起出現才會有EMI問題的存在,圖1說明EMI如何以耦合方式進入一個系統。因此,若是三者之一被排除於系統之外或被減少,干擾才會消失或降低。圖1是以馬達控制為例的EMI說明,其中功率級至馬達的線圈電流是產生EMI的來源,控制器的低階訊號(數位或類比信號)是易受干擾的接收器,耦合路徑則可能是經由傳導方式(經由電源或地線)或輻射方式。

 

耦合路徑

雜訊會耦合到電路內的較明顯方式之一是透過電導體(傳導方式)。假如訊號線經過一個充滿雜訊的環境,訊號線將受感應拾取雜訊信號並傳至電路的其它部分,例如電源供應器的雜訊就會經由電源線而耦合至電路,如下圖所示。

傳導耦合雜訊

耦合也會因電路中具有或使用共同阻抗(common impedance)而產生。 的兩個子電路因為有著共同的接地阻抗,因此會彼此影響。另外一種狀況則發生在兩個子電路共同使用同一個電源供應器,圖4(b)即為此種狀況。若是電路(一)突然產生較大的電流,則電路(二)的供應電壓將會因共用電源線間的共同阻抗與內阻而降低。從電路(二)流出之數位迥路電流會在共用之迴路阻抗產生高頻數位雜訊,此雜訊在電路(一)的迴路產生接地跳動,不穩定的接地會嚴重衰減低頻類比電路的訊號雜訊比,像是運算放大器和類比數位轉換器等等。這種藕合效應可藉由降低共同阻抗而減弱(加寬電源線的拉線寬度),但內阻來自電源供應器則無法改變。此種狀況,在接地迴路的導線也有相同的效應,由此可知電源供應器的輸出阻抗(output impedance)也會影響電路對雜訊的抵抗能力。

雜訊的耦合也可經由電磁輻射的方式發生,此種狀況會發生在所有具有共同輻射電磁場的電子電路。電流改變就產生電磁波,這些電磁波會耦合到附近的導體並影響電路中的其他信號,如圖5所示。


接收器(receptor)

基本上所有的電子電路都會發射EMI同時又受到EMI的干擾,因此電子裝置的設計,應該既不受外在EMI干擾源的影響,本身也不應成為EMI的干擾源,此一設計理念即為電磁相容性(electromagnetic compatibility, EMC)。大多數電子設備的EMI是藉由傳導性方式接收,少數則來自無線電頻率之輻射接收。在數位電路中,最臨限(most critical)的信號通常最易受到EMI的干擾,例如重置、中斷以及控制線路信號。在類比電路中,類比低階放大器、信號轉換器、補償電路等,則對雜訊干擾最為敏感。

 

解決EMC的系統設計

電子設備的電磁相容性(EMC)應被視為系統規格來預先考慮而非事後補救。一個電子設備如果它與環境不會相互影響,即具備電氣相容性。如果設計工程師未能在設計初期及慎重考慮此一問題,那麼雖然因忽略EMI的設計而縮短了設計時間,並且完成功能測試而量產,然而在產品上市之後,不明的EMI干擾現象就非預期地出現了。這種產品危機的解決方法通常會受到相當的挫折,增加不必要的虛耗及產品後續改善時間的延長,這都浪費時間、金錢與耐性,其結果常導致產品的失敗。

EMC應該如同其他被確認的系統規格一樣納入系統的裡設計規格,事實上有些機構,像是美國聯邦通訊委員會(FCC)、軍方及國際性機構都為一般電腦設備設立標準,設計者應根據這些規格事先納入考慮,並設計產品原型加以測試。因此,EMC在系統設計時應優先考慮,而非在問題發生後才加東拼西湊的加以補救,EMC的系統設計應成為一種符合經濟效益的設計觀念。

電磁干擾的防治雖然有很多方法,但主要可歸納為兩種不同的型式:降低電磁干擾的散佈與提高增電磁干擾的免疫能力。經由適當的系統設計可以抑制電磁干擾的散佈;如果問題仍然持續,就得研究不同方式的遮蔽去包住發射體。電路對雜訊的敏感性可藉由電路設計的加強以及使用遮蔽物來降低電路對電磁干擾敏感性。有關PCB佈局技術的討論應著重於以PCB的佈線原則來降低發射體雜訊的強度與提昇電路對雜訊的免疫能力。



( 知識學習隨堂筆記 )
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zayn
2020/11/23 13:24

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感謝版主分享,是否能向您索取完整的資料呢?謝謝

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【Layout工程師『EMC』】 horri0714@yahoo.com.tw(horri0714@yahoo.com.tw)

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大大你好,想再跟您索取"Layout工程師必須懂的知識系列.....【EMC】"來進行學習,麻煩你了,祝身體健康,感謝(pos0936@hotmail.com)

Ronnie
2020/04/28 15:51

謝謝版主的經驗分享,想跟板主索取【Layout工程師『EMC』】文章,非常感謝~



Email:ronnie.yr.chen@gmail.com

(ronnie.yr.chen@gmail.com)
派克森(paxonjiang) 於 2020-05-27 21:55 回覆:
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